你的新“超级大国”:看穿“传球给队友墙”早期的RTL实现PPA的见解
也不稀罕寄存器传输级(RTL)设计人员不知道他们的芯片设计的选择将如何影响能力,性能,和区域(PPA)。但如果你手头有这些见解在早期吗?这将如何改变你的方式发展你的RTL设计?什么样的影响可能对你的产品的价值呢?
传统上,许多RTL设计师远离物理实现的过程。一旦他们开发的模块,他们扔在墙上为集成实现团队。但是很有可能,一个特定的算法或架构方法可能比另一组选择设计的PPA的目标。物理实现工程师发现这些影响的时候,常常是RTL来不及做出有意义的改变。此外,实施报告提供一些指导的RTL设计师如何提高PPA瓶颈。
现在,有一种RTL设计调试问题在熟悉的环境中,进行有效的更改在芯片设计的早期阶段。的集成Synopsys对此RTL建筑师身体知道RTL分析、探索和优化系统与市场领先Synopsys对此威尔第®自动调试系统提供这些见解的环境中,大多数RTL的设计师们都非常熟悉。继续阅读了解这个工具集成提供了一个新的超级大国。
PPA RTL设计不一定是马后炮
RTL设计社区往往是验证中心,大多数工程师有前端RTL和验证技术和少数与后端合成和place-and-route专长。RTL工程师倾向于关注建筑功能RTL,模拟它,以确保代码确实是打算做什么。他们传统上看到完整的合成作为后端问题。PPA通常追悔和编码问题,认为在设计周期。直到现在,RTL工程师还没有一种工具或方法,可以吸收PPA反馈在RTL设计工具箱。
没有意味着探索和理解的影响更高层次的块级RTL(分区、组件或芯片),没有一种简单的方法来执行快速、增量RTL综合。结果,没有发现问题,直到数周或数月后,RTL后交给物理芯片设计团队实施。此时,通常很难改变设计来改善PPA。变化可能破坏测试,时间,和权力约束。相反,它是由后端团队改善PPA。然而,等到place-and-route阶段改善PPA导致较小的PPA收益和长期运行时。改善PPA期间实现更具挑战性以来的高级节点移动的细胞和电线更加困难是由于过多的铸造必须遵守的规则。
发生的另一个常见的场景是合成的RTL与广泛的利润率。RTL设计然后进入位置和路由、后端工程师必须面对over-margining和优化技术应用于PPA需求。然而,在芯片设计流程,任何更改将影响越小。因此,这种方法不是面向设计作出有意义的贡献,也不允许工程师定位他们的产品以适当的方式的灵活性。
Physical-Optimized RTL设计关闭了5倍,速度和更好的PPA
RTL的集成架构师与威尔第平台提供了RTL设计师实现团队发现之前的解决问题的能力。这将导致更大的影响在PPA,减少了时间的实现。
RTL建筑师是业界第一个身体知道RTL分析、探索、验收技术集成和优化系统。解决方案使用快速、多维实现预测引擎,预测PPA RTL和拥堵的影响变化。威尔第的集成系统,RTL编码人员现在可以使用熟悉的环境调试PPA瓶颈。RTL建筑师在幕后执行预测合成和实现和交付报告,RTL设计师不需要背景在物理设计的结果。
工作流程如下:
- RTL架构师执行一个快速,预测合成和实现。
- RTL用户启动威尔第调试环境,然后读取从RTL RTL和PPA数据架构师。
- 威尔第系统显示一个高级表排序/过滤机制,如严重的时序为基础的模块,坏的权力,糟糕的交通拥堵。时间的度量信息、力量和拥堵是聚合的层次结构和构造/线。因此,RTL开发人员可以很容易地看到信息,如多少断电特定语句消耗“情况”,或者说总拥堵造成的一个特定的块。
- RTL开发人员熟悉威尔第环境可以看到PPA指标RTL和从这个著名的设置进行更改。
- RTL代码修改后,RTL设计者可以使用RTL建筑师再次分析时间、力量,和拥堵。
总的来说,两者之间的这种集成解决方案提供了一个极好的合成/实现之间的桥梁工程师和RTL开发团队。PPA数据库可以很容易地共享提供implementation-quality指标RTL开发人员。
除了增强PPA结果,RTL之间的集成架构师和威尔第环境也减少了RTL传递的数量,导致3 x 5 x更快的进度比传统的合成和后端芯片设计流程。统一的GUI工作台为团队提供了一个多层次的视图层次结构的布局,细胞和RTL代码。RTL设计师是否目标定位时间瓶颈,指出权力问题,确定拥堵造成的逻辑或布局,或优化他们的平面布置图,他们可以从他们熟悉的威尔第的环境。
仔细看看解决方案的行动,看看这个技术演示和预览注册在这里看完整的演示。
学习更多在舒适的硅谷
你也可以了解更多关于集成的产品在我们即将到来的技术会议舒适的硅谷会议在圣克拉拉会议中心:
- 11:15a.m。——场说明会。,March 29: Synopsys RTL Architect use case model to improve RTL quality: Arteris designer experience
- 1:30p.m。——2:15p.m。,March 30: PPA optimization using RTL Architect: Meta learnings
随着竞争继续在半导体加热空间,RTL设计师再也不能忽视他们的设计选择在PPA的影响。RTL的集成架构师与威尔第环境提供了一种简便的方法得到早期的见解PPA问题,解决这些问题对于一个整体更好的产品,更快的RTL关闭。
