已经有一段时间因为我们看了看时间约束(,特别是他们的异常)。事实上,异常事情经常出错的地方。是的,一个约束可能放置,例如,在错误的阶段的时钟。据推测,有很多误会实际约束的方法。但例外,他们不是那么直观。

——你可能认为一个特定的路径应该是一个例外——的时候,事实上,它很重要。

——你可能会把异常路径已经被忽视了的其他原因的工具。

——你可能地方几个例外没有意识到他们是多余的。

这些前几个尤其有害,因为它们杂乱的设计与不必要的限制,放缓下来。

和性能已经是一个问题的大小与什么今天的设计。

这就是Ausdia开始与他们的新地址Timevision约束自动化工具。他们说他们可以为整个SoC生成和验证约束在RTL级(最好)或在门上不幸的ECO ()。

目标是提高静态时序分析(STA)通过改进质量的约束条件,并以自动的方式这样做。但他们实际上STA引擎合并到自己的工具,所以它们的性能是至关重要的。他们宣称更快的速度比目前的解决方案基于几个角度:

——他们使用多线程,这让他们接近线性的改进。这使他们5-15x性能与16芯(大概)。

——他们也谈论其他优化…嗯,他们谈论的事实存在,但实际上…他们不谈论他们,因为他们的秘密。这些让他们50 - 100倍的性能改进。

他们声称已经成功与多达1.5亿的设计实例和超过5000个时钟,技术从90纳米到28 nm。

你可以找到更多的释放。

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