设计自动化会议,旧金山,加州——6月4日,2012年——芯片路径设计系统,芯片系统组装公司今天宣布,它将显示一个新的芯片系统(SoC)和专用集成电路(ASIC)体系结构组装和系统平面布置图DAC 2012年在旧金山,CA。新工具的一个独特的特性是一种能力,去图像化地定义和集成架构之前,开始寻找特定于供应商的知识产权(IP)。芯片路径已经开发了一个模型通用I / O通道的目录,用于SoC设计子系统和连接网络。
“每个人都知道的部分车辆的设计。有一组定义良好的组件类别,“首席执行官乔治j . Janac说芯片路径设计系统。“我们已经建立了同样的soc设计零部件目录,创建更高层次模型与一个内置的连接方法,加速芯片集成。soc更容易定义使用这些高级模型,进而映射到半导体IP。”
SoC芯片路径门户允许芯片设计者定义和使用芯片集成芯片系统架构的道路语义设计™的图形界面。建筑可以被定义在一个浏览器访问一个集中的知识数据库或在本地工作站。架构然后可以映射在铸造技术节点大小的评价能力,设备成本和非经常工程费用(负阻元件)。芯片资源或SoC架构是定义在一个浏览器中。SoC芯片路径门户分为两种类型:多供应商门户为铸造权衡分析和品牌门户世界领先的集成电路(IC)铸造厂和IP供应商。每个门户都包含三个基本工具。首先是SoC架构工具,映射到各种SoC架构。现有的节点包括28 nm 0.35嗯;包括14到22 nm外推计划节点。二是IP目录,允许用户搜索各种IP类型来自超过14000个条目。 The third tool enables simple form entry of high level resources like I/O, SERDES transceivers, memories, gates, clocks, etc., with simultaneous mapping onto multiple nodes for sizing and cost estimation. Chip Path’s goal is to make system-on-chip design possible at half the cost by removing risk and allowing projects to start earlier with full implementation knowledge.
的ChipPlanner™前端平面布置图工具提供基于网络的建筑之间的联系工具和半导体IP选择和评估。这些工具的功能块和network-on-chip (NOC)的平面布置图由RTL估计备份。(物理RTL Verilog估算工具RTL估计IP评价功能,位置,时间评估,和拥堵分析。)ChipPlanner的后端工具链接合成地点和路线(SPR)今天在使用流动。两个版本的ChipPlanner运行在Linux上,web服务器的连接信息。
如何半导体IP供应链集成芯片路径?每个语义模型依次映射到IP供应商零件实现。通常,一个通道就像USB需要Synopsys对此PHY, HighIP USB控制器,TrueCircuits锁相环,用一只胳膊内存缓冲区和台积电标准细胞。设计师只是不想麻烦这些细节在架构阶段。芯片的关键路径工具是能够链接模型厂商甚至外部芯片。也许USB控制器的出口数字ULPI +接口从SoC和需要链接到一个TI或SMSC外部PHY芯片。这些链接可以选择基于最终实现选择的供应商。
芯片路径是预览它的一些工具在其网站上。注册用户可以来:http://www.chippath.com。各种工具和门户网站可以从它的根访问。可下载的工具都可以通过联系销售。此外,工具将展出设计自动化会议(DAC于6月4 - 7)在旧金山,在展台# 306 CA。
关于芯片的路径
芯片路径设计系统是一家私人投资公司,致力于芯片系统(SoC)体系结构组装合并设计、电子设计自动化、半导体IP。针对前端过程通过IP装配到物理规划,从规范芯片路径提供工具基于半导体IP创造新的设计/设备以及使用现有设备,跨越了SoC, FPGA, FPASSP, ASSP。
公司总部位于加州。95014。电话:408-257-3643。电子邮件:info@ChipPath.com。网站:www.ChipPath.com
