加州山景城,2012年6月4日/价值/ Synopsys对此,Inc .(纳斯达克:单核苷酸多态性),一个世界领导人在软件中使用和IP设计、验证和制造电子元件和系统今天宣布一个完整的解决方案的可用性,使工程师开发最先进的芯片系统(SoC)设计三星高级20-nanometer (nm)过程几何。解决方案的交付是建立在多年的三星电子和Synopsys对此研发团队之间的密切合作,包括第一个20海里的tapeout芯片基于三星High-k金属门过程技术。double-patterning使解决方案包括Synopsys对此的IC编译器™地点和路线解决方案,集成电路验证器的物理验证产品,StarRC™提取工具,和黄金时段®计时工具和所有必需的技术文件签收,runsets,和rundecks。三星20 nm制程技术的组合和合格Synopsys对此®工具从银河™实现平台启用可预测的开发更快的设计,使用更少的区域和更少的力量。
“20纳米将是一个非常重要的流程节点可以改变半导体行业的格局,“Kyu-Myung Choi博士说,高级副总裁系统基础设施大规模集成电路设计中心,设备解决方案,三星电子。“我们20纳米与Synopsys对此合作,开始我们的第一个20纳米测试芯片tapeout,允许我们把最好的20纳米加工技术对我们共同的客户。此外,我们的产品团队正在发展中几个下一代soc为20纳米节点依赖Synopsys对此星系实现平台。”
“广泛部署在三星Galaxy实现平台20 nm设计是两家公司之间的战略协作的结果,”博士说Antun Domic,实现集团的高级副总裁兼总经理Synopsys对此公司“我们密切合作应对新挑战20 nm节点包括双模式引入的技术。三星和Synopsys对此将使设计师之间的协同创新管理能力,性能,区域,和上市时间的限制利用20 nm制程技术将他们最好的产品推向市场。”
20 nm-ready星系实现平台
三星的资格Synopsys对此的星系实现平台是基于两家公司的研发合作开发全面支持double-patterning相关技术和数以百计的新规则更精细的几何图形从20海里。Synopsys对此工具在合格的流程包括:
IC编译器:Double-patterning知道位置,提取和路由能提供一个最优,DPT-compliant布局同时最小化任何对面积和性能的影响
集成电路验证器:在设计技术的快速检测和自动修复signoff-level DPT分解侵犯和产量诽谤者模式,加速设计关闭制造合规
黄金时段:添加支持新的多值SPEF以最小的影响运行时保持计时结果20 nm签收,包括double-patterning的影响
StarRC:Silicon-calibrated建模的寄生地址变化的影响,双模式技术由于面具失调使准确和高性能的设计
Synopsys对此20-nanometer解决方案可以找到的细节www.synopsys.com/20nm
关于Synopsys对此
Synopsys对此公司(纳斯达克:SNPS)是世界领先的电子设计自动化(EDA),提供全球电子市场软件,知识产权(IP)和服务用于半导体设计、验证和制造业。Synopsys对此的全面、综合的实现、验证、IP、制造和现场可编程门阵列(FPGA)解决方案帮助解决今天的设计师和制造商面临的关键挑战,如电力和收益管理,system-to-silicon验证和time-to-results。这些技术领先解决方案帮助Synopsys对此客户竞争优势为市场带来最好的产品快速降低成本和进度风险。Synopsys对此总部位于加州山景城,约有70个办事处遍布北美、欧洲、日本、亚洲和印度。访问Synopsys对此在网上http://www.synopsys.com/。
