加州山景城,2012年7月18日/价值/ Synopsys对此,Inc .(纳斯达克:单核苷酸多态性),一个世界领导人在软件中使用和IP设计、验证和制造电子元件和系统,今天宣布的可用性IC编译器™2012.06版本的软件,具有多个进步支持giga-performance设计。Synopsys对此的一个关键组件的银河™实现平台,集成电路编译器已经解决固有的生产力和可制造性挑战giga-performance设计通过智能优化,更快的设计融合和先进的流程节点支持。这个最新版本的编译器集成电路的重点是帮助集成电路设计者更有效地获得更高的时钟频率。新功能包括创新的优化,可以提高操作时钟速度、扩展支持高度分散的平面布置图和新技术解决先进工艺的影响。

“瑞萨电子是一个超级先进的半导体解决方案的提供者,“说Tatsuji Kagatani,部门经理,后端设计技术开发部门在瑞萨电子产品公司。“我们依靠持续的技术创新在编译器集成电路实现我们非常具有挑战性的设计和时钟速度超过1 GHz的目标和/或更低的能耗与激进的上市时间的目标。在我们最近的研究IC编译器的新源CTS技术设计与几个复杂的时钟,我们很容易能够满足我们要求斜和延迟目标。”

IC编译器2012.06版包含几个新技术针对提高设计频率。时钟分布使用网状结构一直是主要的高性能设计变化降到最低。然而,网格流动是复杂的,需要专家用户有效知识管理力量。源时钟树综合(CTS)是一种创新的新技术,利用自动时钟树和网格技术来提供更好的变化比传统CTS宽容,虽然消耗更少的功率比网。

处理器设计者青睐性能可伸缩性和小设备几何图形提供了较低的流程节点。在本版本中,新算法利用先进工艺效果改善时间、减少缓冲区数和为减少变化创造更健壮的电路。上市时间较短窗口和需要更多的集成特性集,看到越来越多的知识产权(IP)设计重用。IP-dominated设计往往高度分散的平面布置图的特点是块之间的狭窄通道和大量的宏和管线式寄存器。最新的IC编译器版本可以提高时间和routability等设计。2012.06版本还提供了一些增强功能,使设计师能够实现目标频率。透明的界面优化技术已得到改进提供更好的时机和速度时间的结果。在设计物理验证使电力网络验证和改善运行时foundry-required金属填补插入。

“瑞萨是一个主要在微控制器和嵌入式SoC设计,”迈克尔·杰克逊说,副总统研发、物理实现,Synopsys对此。“我们已经与瑞萨紧密合作提供技术改进来提高性能和实现更快的设计关闭。这次合作成功的结果可以被继续领导IC编译器的物理实现空间”。

关于Synopsys对此

Synopsys对此公司(纳斯达克:SNPS)是世界领先的电子设计自动化(EDA),提供全球电子市场软件,知识产权(IP)和服务用于半导体设计、验证和制造业。Synopsys对此的全面、综合的实现、验证、IP、制造和现场可编程门阵列(FPGA)解决方案帮助解决今天的设计师和制造商面临的关键挑战,如电力和收益管理,system-to-silicon验证和time-to-results。这些技术领先解决方案帮助Synopsys对此客户竞争优势为市场带来最好的产品快速降低成本和进度风险。Synopsys对此总部位于加州山景城,约有70个办事处遍布北美、欧洲、日本、亚洲和印度。访问Synopsys对此在网上http://www.synopsys.com/。

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