桑尼维尔,2015年12月10日—芝诺半导体今天宣布其小说1-transistor Bi-SRAM(双稳态,内在双相)IEDM内存技术会议。芝诺1-transistor Bi-SRAM使用单个晶体管作为记忆bitcell因此5 x小于常规sram使用6-transistor bitcells (6 t-sram)。实现28 nm时,高密度齐诺,小于37%三星最近世界上最小的6 t-sram bitcell 0.040 ? m2中实现公司的10 nm制程技术,和5 xbi-sram细胞大小是0.025 ? 0.127平方米小于传统? m2 SRAM bitcell 28 nm节点。IEDM论文标题是“一种新型双稳态1-Transistor SRAM高密度嵌入式应用程序”,是由研究人员从芝诺迈半导体,斯坦福大学。
与所有其他单晶体管bitcell记忆操作动态通过电容器储存电荷泄漏,需要刷新,芝诺Bi-SRAM bitcell确实是静态内存将无限期保留状态没有任何形式的刷新,因此SRAM。芝诺技术达到这样的目标,利用内在垂直双极型晶体管,存在于所有传统CMOS和FinFET流程。此外,由于单个晶体管bitcell和较小的整体数组大小,Bi-SRAM将消耗更低的权力。公司在硅试验证明这些结果芯片在28 nm节点,实现并分析显示FinFET技术相似的好处。
此外,在其他下一代存储技术相比,芝诺Bi-SRAM技术可制造的传统CMOS和FinFET过程没有任何新材料或设备。技术使用埋下n阱植入内存数组——这意味着任何现有的库,电路,和IP将不变和完全相同的特征。
目标市场包括物联网(物联网),移动,消费者,和HPC,网络
除了旗舰1-transistor Bi-SRAM t(1),还介绍了2-transistor芝诺(2 t) Bi-SRAM技术。虽然比其1-transistor兄弟2 t bitcell仍3 x小于常规SRAM bitcell,并且可以匹配或超过最快的嵌入式记忆的性能。
“我们已经创建了两个版本的技术针对不同的市场需求,”博士说Yuniarto Widjaja,芝诺半导体的创始人兼首席执行官。“1 t Bi-SRAM是针对价格敏感,低功耗应用,如物联网、虽然2 t Bi-SRAM技术是针对高性能应用程序,例如网络和高性能计算(HPC)。有趣的是相对收益的技术从一个进程一代延续到另一个——也就是说,相对面积和能力改进你看到28 nm将看到FinFET技术以及老节点。”
“当然,像任何存储器技术,我们可以权衡之间的区域,速度,和权力来创建一个特定的操作点,“继续Widjaja博士。“下表有助于突出知名基线技术相比的相对利益。这个表生成细胞和1 mb的28 nm比较宏观,但我们相信同样的总收益将新旧流程节点。”
表比较芝诺技术常规SRAM的解决方案
“芝诺Bi-SRAM允许减少片内存储器面积逾两倍,让设计师有机会超过双SRAM密度或显著降低模具尺寸”,前副总裁斯蒂芬·k .赖说,英特尔的技术和制造集团和芝诺的技术顾问委员会的成员。“这是简单的添加一些标准的流程来完成步骤和设计规则没有变化。这确实是一个嵌入式内存技术的突破。”
商业模式和可用性
芝诺的商业模式是许可证1 t Bi-SRAM和2 t Bi-SRAM技术和IP半导体和铸造厂。被许可人可以实现自己的记忆宏,或者他们可以合同芝诺。今天的技术是用于客户互动;更多细节请联系芝诺。
关于芝诺半导体
芝诺半导体公司(www.zenosemi.com Inc .)开发和许可小说记忆和逻辑技术提供创新路径缩放半导体器件。记忆和逻辑技术的主流CMOS和FinFET制造过程没有新材料或设备,并没有更改任何现有的库和IP。芝诺目前已获得50多个专利。可以通过contact@zenosemi.com联系芝诺。
