本周在硅谷举行的英特尔创新活动上，英特尔发布了两个新的Agilex FPGA和SoC产品线:Intel Agilex d系列FPGA和SoC，以及一个即将命名的FPGA和SoC家族，之前被称为“Sundance Mesa”。高端的英特尔Agilex器件已经相当成功，并且，正如他们经常做的那样，客户要求更多具有新功能和不同特性的Agilex FPGA家族成员，以更好地适应更广泛的应用需求。
这些新功能越来越重要，因为客户希望将Agilex fpga用于网络边缘，甚至是网络之外，在这些地方绝对需要本地化的处理和分析。在网络之外，本地系统必须执行分析并做出决策，因为没有数据中心提供帮助。即使连接到网络，本地处理和决策也有助于减少系统级延迟。与此同时，在大多数边缘应用程序中，无论是在网络上还是在网络外，功耗都是非常重要的，因此这些应用程序所采用的实现技术必须消耗最少的功耗。
因此，英特尔重新考虑了其Agilex fpga和soc的结构，它们最初是为了性能而不是功耗考虑而建造的。Agilex系列的初始成员使用基于芯片的混合封装技术制造。包含Agilex FPGA可编程逻辑结构的中央硅晶片采用英特尔10nm增强型superin工艺制造，周围环绕的芯片增加了特定的I/O功能，如快速以太网和PCIe SerDes收发器和CXL。还可以添加高带宽SRAM (HBM)的芯片堆栈，就像Agilex m系列设备一样。英特尔基于芯片的封装架构如下所示。
小芯片可以给你带来灵活性、性能和上市时间。如果英特尔的10nm先进的superin工艺不适合制造特定的芯片，而且在HBM内存堆栈的情况下绝对不适合，那么可以使用另一种工艺并连接到中央FPGA fabric芯片上。它甚至不需要是英特尔的流程。例如，HBM堆栈不是由英特尔生产的，而是由美光和三星生产的。
然而，基于芯片的封装显然比单片半导体结构更昂贵，而且往往需要更大、更昂贵的封装。因此，英特尔已经将Agilex d系列和Sundance Mesa器件使用Intel 7工艺节点恢复到单片结构，这是英特尔10nm增强superin工艺节点的新名称。同样的酒。同样的瓶子。新标签。正如你可能猜到的那样，两个新的Agilex FPGA和SoC家族有很多共同之处，但也有不同之处，所以让我们仔细看看。本文研究了新的Agilex FPGA和SoC家族之间的相似之处。本文的第2部分(将于明天发布)将讨论这些区别。
也许这两个新的Agilex FPGA和SoC家族以及整个Agilex设备家族所共有的最重要的特征是第二代HyperFlex核心FPGA结构架构。HyperFlex在FPGA的互连结构中引入了大量额外的“超级寄存器”，如下所示。
图片来源:英特尔
这些超级寄存器允许Intel Quartus Prime软件开发工具开发细粒度时钟和管道架构，以真正优化您的设计。英特尔声称，超级寄存器使这些工具的时钟频率比设计高出47%。与FPGA供应商所做的所有此类性能声明一样，您的里程可能(很可能会)有所不同。
2011年Cadence收购Azuro时，我第一次意识到超流水线，然后称为“时钟并发优化”。Azuro开发了一种名为CCopt的EDA工具，可以执行“时钟并发优化”。当时，人们担心的是不断上升的设计复杂性和在ASIC设计中使用IP块会导致时序闭合问题。那是在32纳米制程技术的时代。哦，那些日子。快进到今天的英特尔7处理节点，问题现在直接摆在FPGA设计的门口。
时钟并发优化将时钟树综合与物理优化相结合，构建复杂的时钟树，同时基于传播时钟时序模型优化逻辑延迟。通过这个过程，时钟树合成成为时间驱动的，并与逻辑位置和大小紧密耦合。这种方法不同于传统技术，传统技术使用序列优化和跨多个时间路径的倾斜调整。对于asic，这种技术需要插入额外的寄存器来调整时钟树和关键逻辑路径中的倾斜。
然而，这种技术不适用于fpga，除非已经有定时寄存器可用。只是没有足够的正常寄存器在正确的地方。随着工艺技术的进步，对英特尔来说，插入这些寄存器变得实际起来。如果您查看上面的图表，您将看到这些寄存器中的大多数驻留在FPGA结构的开关矩阵中，在那里它们消耗的空间可以忽略不计。
即使回到一两个处理节点，复杂设计的时序关闭问题对FPGA来说也变得非常明显，这就是为什么英特尔在Stratix 10 FPGA家族中引入了原始的HyperFlex架构。然而，第一代HyperFlex架构在超级寄存器中引入了一些不必要的延迟，从而降低了速度。这就是为什么Agilex部件进行了第2代HyperFlex大修。
英特尔召集了一个沃贡构造舰队(参见“银河系漫游指南”)在每个超寄存器内部建立了一个超空间旁路，这样如果实际的寄存器功能没有使用，信号就会快速通过超寄存器。第二代HyperFlex架构的计时结果显然在Agilex fpga和soc中得到了很大的改善，但我再次提醒您，您的效果可能会有所不同，您需要使用任何竞争设备测试您的设计，以获得与您的设计和您的情况相关的结果。
两个新的Agilex FPGA家族共享的第二个架构特性是一个大幅升级的DSP块，现在升级了一个漂亮的新名字:DSP with AI Tensor块。我得说，这就是头衔膨胀。这些块继承了早期Intel Agilex设备系列中发现的可变精度DSP块的设计，这些设备系列已经提供了一些AI功能，并且它们添加了来自Intel Stratix 10 NX fpga中使用的Tensor块的AI计算功能。
两个新的Agilex系列中包含AI张量块的DSP有两种重要的新操作模式，用于AI/图像/视频处理和使用复数的DSP密集型应用。的第一种模式是INT8张量模式，它可以在一个DSP/张量块内生成20个8×8-bit乘法的和，这一计算以前需要5个Intel Agilex FPGA DSP块。如下图所示，INT9矢量模式也得到了增强，可以生成6个9×9乘法的和，这在以前需要4个Intel Agilex FPGA DSP块。这些模式对于以ai为中心的张量数学和各种DSP应用非常有用。
图片来源:英特尔
第二种新模式是复数模式，在执行复数乘法时，它将原始Agilex DSP块的性能提高了一倍。以前，复数乘法需要两个DSP块，但Agilex FPGA和SoC设备的两个新系列中包含AI张量块的DSP可以在一个块中乘法16位，固定的复数。
这两个新的Agilex SoC系列还包含了一个显著改进的硬处理器系统(HPS)，现在由双核Arm Cortex-A76和双核Arm Cortex-A55处理器组成，一个支持系统级硬件虚拟化的系统内存管理单元，用于各种DDR和LPDDR SDRAM系列的硬内存控制器，以太网端口，USB端口，I2C和I3C端口，UARTs, SPI端口，定时器和watchdog定时器。除了新的HPS，两个新的Agilex设备系列都有额外的硬IP核，包括对TSN(时间敏感网络)、AES加密和MIPI D-PHY的硬件支持。
