模拟器对芯片验证正变得越来越重要。虽然他们使用价值的在线仿真(ICE)——real-worldish实现pre-mask硬件,现在的驱动力是pre-mask soc上执行的软件的能力。

但是机器的模拟器是一个巨大的野兽,和两三个模拟器的球员,做升级是一个更大的过程,因为他们必须设计自己的定制芯片模拟器的核心。导师刚刚宣布这样的升级,增加一倍的速度和能力他们现有的快速的模拟器。

他们做了一个新版本的内部芯片Veloce2。主要是扩大旧版本的,但是他们并添加一种新的内存- XMEM小的更有效的实现基于寄存器的记忆。

这个市场的混乱的一个方面是模拟器和FPGA原型板之间的区别。你可能会认为“FPGA”就是最明显的区别,除了夜使模拟器Xilinx FPGA。我甚至听见引用自定义快速的FPGA芯片作为一个“自定义。“自定义之间最大的区别,似乎现成的fpga调试访问。而商业FPGA有一些调试功能,如果你为此目的设计自己的严格,然后你可以批量的可观测性特性。

FPGA原型板,相比之下,历史上不同于使用模拟器。当设计师需要能够实现快速设计在一个模拟器细化设计,原型板后往往是实现设计是稳定的,有很多的努力去最大化性能,通常5 - 10倍(或更多)的速度比在模拟器能做些什么。这些原型软件程序员作为发展目标。

当导师比较在他们的声明中表示,它通常是节奏。他们认为夏娃形势是模糊的,因为FPGA定位混乱和事实,他们发现自己与节奏上超过竞争与夏娃(好像夜有一个不同的用户群)。我不知道导师/夜诉讼发挥到这个(导师发言人呆在远离这个话题)。一般来说,导师认为自己与特定优势设计时间和调试功能。

他们还宣布VirtuaLAB,连同Veloce2通用可编程外围,旨在简化生成流量的过程或者包括模拟一个真实的外围设置。除了他们的身体需要发现和插入每个测试配置的设置,真正的外围设备也需要rate-matchers既然模拟器不能跟上现实的速度。

VirtuaLAB披萨盒,可以安装服务器农场一般使用。它可以实现一个或多个外设(以太网作为一个复杂的外围的一个例子)。多少外设的问题可以在一个盒子可以归结为带宽通信流在SCE-MI-2-over-PCIe链接,链接与多个外设被多路复用。你可以做尽可能多的外设的东西在电缆。

他们包括几个特性旨在节省时间和提高系统可用性。一个是保存和恢复:这捕获系统状态以备后用。它可以接受一段时间的RTOS启动(或10小时为大型操作系统)。而不必每次运行的经历,你做一次,保存后启动,然后你就可以开始从这一点(或任何其他保存点)为所有未来的运行。

另一个特点是工作能力CodeLink。整个运行可以被捕获,然后工程师可以离线工作做分析和调试而不必消耗模拟器时间这样做。

你可以找到更多的信息释放。

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