很少有半导体电路常数如SRAM单元。直到现在。
SRAM内存是很重要的,因为这是我们的最快增速层,它可以占用一块漂亮的SoC的区域。但这是一个昂贵的野兽(否则我们会用更多)。只要我能回忆起的SRAM的基本参考电路已经保持不变。花费六个晶体管,安排与交叉耦合反馈几个连续的逆变器的状态。
(图片来源:维基百科)
有很多调整和优化细胞,但它多年来一直顽强地保持一致。然而现在,我第一次看到的,建议在桌子上,宣布在IEDM创业,芝诺呼吁一个新的SRAM单元。一个完全不同于我们知道和爱。,它需要只有一个(或两个)晶体管。
认真对待。我们不要打扰的中间点,哦,5或3晶体管;算了,让我们所有的量子和跳从6降到1。
如果你想知道,它不是一个DRAM伪装;它真的是静态的,非破坏性读取和没有刷新的要求。
是的…我看到那双眼睛缩小在猜疑。如果你能做一个晶体管,为什么我们刚才发现呢?什么奇怪的硅生产技巧和超材料被带到熊吗?
听到芝诺告诉它,没有什么比在他们的新细胞;这是完全兼容现有CMOS生产。它需要一个额外的非关键平步骤和一个额外的植入。证明了CMOS兼容原型芯片是建立在一个航天飞机晶片,与其他CMOS电路。
所以到底是怎么回事?他们称Bi-SRAM因为有一种内在的双稳态结构的双极型晶体管构建。他们把一个基本的MOSFET,然后植入埋下n阱。埋n阱,p阱,和源/漏区域构成了NPN双极晶体管。
(图像组件由IEDM)
示意图,我喜欢画如下。(从他们如何颠倒显示它,但这对我来说更容易与双极型晶体管图片collector-side。)
当它归结到它,思想很简单,它取决于浮动基地。你可以把它作为一个常闭运营商的容器。在一个国家,基本都是与运营商。这双极晶体管,打开当前路径通过埋层(连接到VDD——或者我们应该称之为VCC?)在其他国家,运营商的浮动基地耗尽,将双相设备。你读通过MOSFET。如果当前有很多,有些是通过收集器。
底层状态机制,但你也需要能够写状态——也就是说,填补浮动基地区域与运营商或排水运营商。他们利用场效应晶体管门之间的电容和浮动p阱。
他们没有详细的算法,这是我极度简化的总结我的理解他们的高级描述。他们计划一个州通过提高字线和抽搐起来——呃——提高小心控制的上升时间——字线。这夫妻浮动基地,冲基地并打开双极晶体管。这成为一个自我维持的状态基于运营商流入收集器现在锁定的浮动基地。
写相反的状态,你把源行了一个负电压,运营商的基地,拍摄双极晶体管。是的,你抓住了,你不…这的确需要一个负电压泵。有大约6 - 8%更多的支持电路单元,所以你没有得到一个完整的5/6大小减少净净。只有4/5。希望你能接受这样的条件。
电池的性能如图所示是大致相当于一个正常6 t细胞;也许有点慢。对于高性能的应用程序,他们有一个高速版本,添加了一个额外的选择晶体管。1 t版本展品泄漏电流通过通道没有细胞,这使得慢读。选择晶体管切断泄漏,提高当前的动态范围,这使得它更容易,更快的阅读。
虽然这翻倍的晶体管数量,他们可以减轻通过一些巧妙的布局的影响;他们称之为1.7 t细胞,因为它只有1.7倍的大小基本1 t细胞。但是,作为奖励,这40%的速度比6 t细胞。
所以,这取决于你选择设备,它总是小于6 t(除以5或2.5),但可能会稍微慢或快40%。实现一个28节点,1 t细胞面积0.025µm2;细胞是0.044µm越快2。
与此同时,静态功耗下降5倍(或细胞)。动态功率大约是6 t的一样;也许有点低。battery-sipping物联网边缘节点,大部分的时间都花坐在打盹——呃——静态的,所以五分之一的力量在大(虽然现在小)的硅可以是令人兴奋的。
现在…我知道你在想什么:也许这是28节点。但是未来的节点呢?有什么关于这个,可能一两个节点分解马路?FinFET呢?他们说他们的方法与新节点尺度,他们可以创建一个类似的双稳态FinFETs的机制。他们认为没有明显的“日落”条款。
我天真地问:最后一个问题是这只对于嵌入式应用程序,或可能用于独立的sram吗?
答案是,“谁还使用独立的SRAM吗?“好吧,是的,还有一个好的商业几个球员,这种技术可以使用。但这并不是市场的增长在嵌入式SRAM的方式。所以他们的重点仍将在嵌入式方面。
你可以想象,这是一个许可,因此,揭开了,这些家伙正在忙着与潜在许可。可能不足为奇,这可能把一些正面。如果一切是承诺,这可能是一个罕见的脉冲函数作用于市场。你可以告诉你的孙子总有一天,你在那里当sram从六个晶体管…一个非常戏剧性的东西。
更多信息:
你觉得芝诺1 SRAM t细胞?
不是真正的高容量使用静态内存分页表和缓存的处理器吗?也许FPGA控制内存的?
好奇如果有任何建福利/ 6 t设计。
如果基础的本质是电荷地区为什么这个细胞比动态随机存取存储器单元?
或者为什么需要2 npn型晶体管,但没有一个人吗?
在我看来,门口终端负电压部队一些准电流源,饲料基地的晶体管。积极的栅电压门闩2-transistor网络在一些稳定状态最小化的晶体管的基极电流。
谢谢你的评论。
至于建,在这一点上我们还没有建进行测试。然而,我们预期的SEU好处超过6 t-sram由于SEU的较小的截面面积。
至于DRAM比较,细胞是静态的,所以不需要刷新操作。读操作也无损。
静态行为是由埋形成的npn双极n阱,p阱和源/漏区。MOS以来有两双极源和下水道,但1是充分实现bi-stability。
我们将更新我们的网站(www.zenosemi.com)和更详细的bi-stability机制。请检查回来不久。
-Yuniarto
不是吗,而3 t与传统相比6 SRAM t细胞,观察图表和区域足迹?
在功能方面,你是正确的,它可以被认为是3 t。然而,对于占用的面积,它是1 t (um2 28 nm的单元尺寸是0.025,而6 t 0.127 um2)的大小。细胞示意图绘制在本文中包括一个水龙头,这是许多记忆细胞之间共享。
你是根据浮动pwell存储费用。根据电荷存储的数量,它仍然可以通过门泄漏以及SD和埋层连接。如果在埋层VDD它可能泄漏指控到浮动pwell非编程细胞转换成一个程序单元。我们看到,这种现象在部分耗尽Soi晶体管。本质上这是一个动态随机存取存储器等价但可能更小的足迹4 f2而不是6 f2的大多数后发展出。
深NWELL历史上有更多的管道(缺陷由于更高的植入能源),这将加剧浮动pwell漏电路径。这将是非常依赖于退火过程虽然常规cmos不太敏感埋层的缺陷。